中国大学mooc模拟集成电路设计最新考试答案-凯发k8天生赢家

第二部分半导体器件物理基础

第二部分第一次测验

1、题2-1-1、mos管一旦出现（）现象，此时的mos管将进入饱和区。
    a、夹断
    b、反型
    c、导电
    d、耗尽

2、题2-1-2、 mos管从不导通到导通过程中，最先出现的是（ ）。
    a、反型
    b、夹断
    c、耗尽
    d、导通

3、题2-1-3、 在cmos模拟集成电路设计中，我们一般让mos管工作在（）区。
    a、亚阈值区
    b、深三极管区
    c、饱和区
    d、三极管区

4、题2-1-4、pmos管的导电沟道中依靠（）导电。
    a、电子
    b、空穴
    c、正电荷
    d、负电荷

5、题2-1-5、载流子沟道在栅氧层下形成（），源和漏之间“导通”。
    a、夹断层
    b、反型层
    c、导电层
    d、耗尽层

6、题2-1-6、下图中的mos管工作在（）区（假定vth=0.7v）。
    a、截止区
    b、深三极管区
    c、三极管区
    d、饱和区

7、题2-1-7、在nmos中，若, 会使阈值电压（）。
    a、增大
    b、不变
    c、减小
    d、可大可小

8、题2-1-8、如果mos管的栅源过驱动电压给定，l越（），输出电流越理想。
    a、大
    b、小
    c、近似于w
    d、精确

9、题2-1-9、（）表征了mos器件的灵敏度，即检测输入电压转换为输出电流的能力。
    a、
    b、
    c、
    d、

10、题2-1-10、mos管的小信号输出电阻是由mos管的（）效应产生的。
    a、体
    b、衬偏
    c、沟长调制
    d、亚阈值导通

第二部分第二次测试

1、题2-2-1、mos管中相对最大的寄生电容是（）。
    a、栅极氧化层电容
    b、耗尽层电容
    c、源漏交叠电容
    d、结电容

2、题2-2-2、工作在（）区的mos管，其跨导是恒定值。
    a、截止
    b、三极管
    c、深三极管
    d、饱和

3、题2-2-3、 下列说法正确的是（ ）。
    a、mos管的源漏对称，所以器cgs和cgd相同。
    b、mos器件中存在多个寄生电容，在不同频率下，器件的工作特性有较大差异。
    c、mos管的栅极和源极电容值，与mos管工作状态无关。
    d、mos中最大的寄生电容是栅漏电容。

4、题2-2-4、 一个mos管的本征增益表述错误的是（ ）。
    a、
    b、在一定程度上，与该mos管的过驱动电压成反比
    c、与mos尺寸无关
    d、与mos管电流无关

5、题2-2-5、下图中的mos管工作在（）区（假定vth=0.7v）。
    a、亚阈值区
    b、深三极管区
    c、三极管区
    d、饱和区

6、题2-2-6、工作在饱和区的mos管，可以被看作是一个（ ）。
    a、恒压源
    b、电压控制电流源
    c、恒流源
    d、电流控制电压源

7、题2-2-7、mos管的小信号模型中，体现沟长调制效应的参数是（）。
    a、
    b、
    c、
    d、

8、题2-2-8、模拟集成电路设计中可使用大信号分析方法的是（）。
    a、增益
    b、输出电阻
    c、输出摆幅
    d、输入电阻

9、题2-2-9、模拟集成电路设计中可使用小信号分析方法的是（）。
    a、增益
    b、电压净空
    c、输出摆幅
    d、输入偏置

10、题2-2-10、画小信号等效电路时，恒定电流源视为（）。
    a、电阻
    b、受控电流源
    c、短路
    d、开路

第一部分 课程概论

第一部分第一次测验

1、题1-1-1 中国高端芯片联盟正式成立时间是： 。
    a、2016年7月
    b、2017年7月
    c、2016年9月
    d、2017年9月

2、题1-1-2 如下不是集成电路产业特性的是： 。
    a、资本密集
    b、技术密集
    c、低风险
    d、高风险

3、题1-1-3 摩尔定律是指集成电路上可容纳的晶体管数目，约每隔： 个月便会增加一倍，性能也将提升一倍。
    a、12
    b、18
    c、24
    d、36

4、题1-1-4 摩尔定律之后，集成电路发展有三条主线，以下不是集成电路发展主线的是： 。
    a、more moore
    b、more than moore
    c、beyond cmos
    d、soc

5、题1-1-5 单个芯片上集成约50万个器件，按照规模划分，该芯片为： 。
    a、lsi
    b、vlsi
    c、ulsi
    d、soc

6、题1-1-6 年发明了世界上第一个点接触型晶体管。
    a、1947
    b、1948
    c、1957
    d、1958

7、题1-1-7 年发明了世界上第一块集成电路。
    a、1957
    b、1958
    c、1959
    d、1960

8、题1-1-8 finfet等多种新结构器件的发明人是： 。
    a、基尔比
    b、摩尔
    c、张忠谋
    d、胡正明

9、题1-1-9 集成电路代工产业的缔造者： 。
    a、基尔比
    b、摩尔
    c、张忠谋
    d、胡正明

10、题1-1-10 世界第一块集成电路发明者： 。
    a、基尔比
    b、摩尔
    c、张忠谋
    d、胡正明

第三部分 集成电路制造工艺及版图

第三部分第一次测验

1、题3-1-1 以下不是半导体材料的是： 。
    a、si
    b、ge
    c、gaas
    d、c

2、题3-1-2 以下不是集成电路制造工艺特点的是：
    a、超净
    b、高精度
    c、低精度
    d、超纯

3、题3-1-3 体现集成电路工艺技术水平的关键技术指标是： 。
    a、a、特征尺寸
    b、器件数量
    c、互连线长度
    d、互连线层数

4、题3-1-4 以下不是光刻系统的主要指标的是： 。
    a、分辨率
    b、晶圆直径
    c、焦深
    d、对比度

5、题3-1-5 在光学曝光中，由于掩膜版的位置不同，又分为接触式曝光，接近式曝光和：
    a、投影式曝光
    b、x射线曝光
    c、电子束曝光
    d、离子束曝光

6、题3-1-6 下列有关集成电路发展趋势的描述中，不正确的是 。
    a、特征尺寸越来越小
    b、晶圆尺寸越来越小
    c、电源电压越来越低
    d、时钟频率越来越高

7、题3-1-7 刻蚀是用化学方法或物理方法有选择地从硅片表面去除不需要材料的工艺过程，其基本目标是： 。
    a、a. 有选择地形成被刻蚀图形的侧壁形状
    b、b. 在涂胶的硅片上正确地复制掩膜图形
    c、c. 变成刻蚀介质以形成一个凹槽
    d、d. 在大于3微米的情况下，混合发生化学作用与物理作用

8、题3-1-8 以下不是影响刻蚀质量的主要因素是： 。
    a、粘附性
    b、刻蚀温度
    c、刻蚀时间
    d、刻蚀槽的高度

9、题3-1-9 集成电路制造工艺中对刻蚀的要求包括：能得到想要的形状(斜面还是垂直图形)；过腐蚀最小(一般要求过腐蚀10％，以保证整片刻蚀完全)； ；均匀性和重复性好；表面损伤小和清洁、经济、安全等。
    a、各向异性好
    b、选择性好
    c、各向同性好
    d、刻蚀速率快

10、题3-1-10 与湿法腐蚀比较，以下是干法刻蚀的优点是： 。
    a、保真度好，图形分辨率高；
    b、高选择比
    c、速度快
    d、设备简单

第三部分第二次测验

1、题3-2-1 通过定域、定量扩散掺杂，不能实现的目的是： 。
    a、改变半导体导电类型
    b、改变电阻率
    c、形成pn结
    d、形成隔离

2、题3-2-2 固相扩散是通过微观粒子一系列随机跳跃来实现的，主要有三种方式。如下不是固相扩散方式的是： 。
    a、间隙式扩散
    b、替位式扩散
    c、热运动
    d、间隙—替位式扩散

3、题3-2-3 以下不是扩散工艺的重要参数是： 。
    a、表面浓度
    b、杂质类型
    c、结深
    d、掺入杂质总量

4、题3-2-4 两步工艺分为预淀积（预扩散）、再分布（主扩散）两步。预淀积是惰性气氛下的 。
    a、恒定源扩散
    b、有限源扩散
    c、间隙式扩散
    d、替位式扩散

5、题3-2-5 根据扩散源的不同，有三种不同扩散工艺，以下不是的是 。
    a、固态源扩散
    b、液态源扩散
    c、替位式扩散
    d、气态源扩散

6、题3-2-6 因为离子注入所引起的简单或复杂的缺陷统称为 。
    a、晶格损伤
    b、晶格缺陷
    c、晶胞损伤
    d、晶胞缺陷

7、题3-2-7 以下不是离子注入特点的是 。
    a、精确控制掺杂剂量
    b、精确控制掺杂能量
    c、c、不会产生缺陷甚至非晶化
    d、杂质掺杂分布非常均匀

8、题3-2-8 以下不是集成电路制造工艺中离子注入用途的是 。
    a、mos器件源漏精确掺杂
    b、形成浅结
    c、调节mos器件阈值电压
    d、形成互连

9、题3-2-9 以下不是化学气相沉积工艺所能完成的是 。
    a、沉积多层布线中金属层之间的绝缘层
    b、器件隔离结构
    c、mos晶体管的栅极介质层
    d、防止杂质外扩的覆盖层以及钝化层

10、题3-2-10 以下不是化学气相沉积工艺所成薄膜质量指标的是 。
    a、台阶覆盖特性
    b、薄膜致密性
    c、薄膜厚度均匀性
    d、薄膜宽度

11、题3-2-11 以下是物理气相沉积工艺的是 。
    a、真空蒸发
    b、lpcvd
    c、pecvd
    d、mocvd

12、题3-2-12 以下是物理气相沉积工艺中真空蒸镀法的缺点是 。
    a、设备简单，操作容易
    b、所制备的薄膜纯度较高，厚度控制较精确，成膜速率快
    c、生长机理简单
    d、工艺重复性不够理想

第三部分第三次测验

1、题3-3-1 集成电路制造工艺中，不能制备二氧化硅薄膜的方法是： 。
    a、热氧化
    b、cvd
    c、pvd
    d、热扩散

2、题3-3-2 以下对集成电路版图设计中几何设计规则描述不正确的是： 。
    a、几何设计规则是版图图形编辑的依据
    b、几何设计规则是设计系统生成版图的依据
    c、几何设计规则是分析计算的依据
    d、几何设计规则是检查版图错误的依据

3、题3-3-3 集成电路制造工艺中，二氧化硅膜不能用于： 。
    a、元器件的组成部分（如栅氧化层）
    b、源漏极
    c、互连层间绝缘介质
    d、作为掩蔽膜

4、题3-3-4 集成电路制造工艺中，以下不是热氧化方法的是： 。
    a、干氧氧化
    b、湿氧氧化
    c、离子氧化
    d、水蒸汽氧化

5、题3-3-5 集成电路制造工艺中，以下对氧化速率没有影响的因素是： 。
    a、温度
    b、厚度
    c、硅晶向
    d、掺杂

6、题3-3-6 集成电路设计及制造中，版图（layout）与掩膜（mask）的关系是： 。
    a、根据版图提供的信息来制造掩膜
    b、根据掩膜提供的信息来设计版图
    c、版图（layout）与掩膜（mask）的毫无关系
    d、不确定

7、题3-3-7 以下集成电路版图（layout）设计技术及方法，不正确的是： 。
    a、版图设计之前需要科学规划；
    b、合理设计金属连线的宽度；
    c、衬底应该保证良好的接地；
    d、电路中较长的走线，不需要考虑到电阻效应

8、题3-3-8 以下不是版图验证的流程是： 。
    a、drc
    b、erc
    c、clvs
    d、p&r

9、题3-3-9 集成电路版图设计规则（design rules）文件是由 制定提供的。
    a、foundry（集成电路制造公司）
    b、集成电路设计公司
    c、集成电路测试公司
    d、集成电路封装公司

10、题3-3-10 集成电路版图设计规则（design rules）没有提供的规则是： 。
    a、各层的最小宽度
    b、层与层之间的最小间距
    c、掺杂浓度
    d、层与层之间的最小交叠

11、题3-3-11 集成电路版图设计中不是mos管的可变参数是： 。
    a、栅长(gate_length)
    b、氧化层厚度
    c、栅宽(gate_width)
    d、d 栅指数(gates)

第四部分 模拟集成电路设计基础

第四单元第一次测验

1、题4-1-1、随着微电子工艺水平提高, 特征尺寸不断减小, 这时电路的工作电压通常会（） 。
    a、不断提高
    b、不变
    c、可大可小
    d、不断降低

2、题4-1-2、在当今的集成电路制造工艺中，（）工艺制造的ic最容易实现尺寸的按比例缩小。
    a、mos
    b、cmos
    c、bipolar
    d、bicmos

3、题4-1-3、最常见的集成电路通常采用（）工艺制造。
    a、mos
    b、cmos
    c、bipolar
    d、bicmos

4、题4-1-4、电阻负载共源级放大器中，下列措施不能提高放大器小信号增益的是（）。
    a、增大器件宽长比
    b、增大负载电阻
    c、降低输入信号直流电平
    d、增大器件的沟道长度l

5、题4-1-5、下面几种电路中增益线性度最好的是（）。
    a、电阻负载共源级放大器
    b、电流源负载共源级放大器
    c、二极管负载共源级放大器
    d、源极负反馈共源级放大器

6、题4-1-6、下面放大器的增益错误的是（）。
    a、
    b、
    c、
    d、

7、题4-1-7、下图中的为（）。
    a、
    b、
    c、
    d、

8、题4-1-8、不能确定输出直流电压的共源极放大器是（）的共源极放大器。
    a、电阻负载
    b、二极管连接负载
    c、电流源负载
    d、二极管和电流源并联负载

9、题4-1-9、下面放大器的小信号增益为（）。
    a、
    b、
    c、1
    d、理论上无穷大

10、题4-1-10、下面放大器的小信号增益为（）。
    a、
    b、
    c、
    d、1

第四单元第二次测验

1、题4-2-1、源极跟随器通常不能用作（）。
    a、缓冲器
    b、放大器
    c、电平移动
    d、驱动器

2、题4-2-2、小信号输出电阻相对最小的放大器是（）。
    a、共源级放大器
    b、源级跟随器
    c、共栅级放大器
    d、共源共栅级放大器

3、题4-2-3、电流源可以起一个电阻的作用，而且不消耗（）的电压余度。
    a、过高
    b、过低
    c、恒定
    d、变化

4、题4-2-4、下图电路中，源极跟随器的作用是（）。
    a、信号放大
    b、信号变换
    c、电平转移
    d、输出缓冲

5、题4-2-5、小信号输入电阻最小的放大器是（）。
    a、共源级放大器
    b、源级跟随器
    c、共栅级放大器
    d、共源共栅级放大器

6、题4-2-6、p衬n阱cmos工艺中，cascode放大器中两个尺寸相同且均工作在饱和区的nmos管具有不相同的（ ）。
    a、
    b、
    c、
    d、

7、题4-2-7、共源共栅放大器结构的一个重要特性就是输出阻抗（）。
    a、低
    b、一般
    c、高
    d、很高

8、题4-2-8、下图放大电路的小信号增益为（）。
    a、
    b、
    c、
    d、

9、题4-2-9、图中元器件和电压均相同时，下面两个电路的增益关系是（）。
    a、两个相等
    b、左边的比右边的大
    c、左边的比右边的小
    d、无法比较

10、题4-2-10、（ ）放大器的电源抑制比最好。 a．电阻负载的共源极放大器 b. 电流源负载的共源极放大器 d. 共源共栅极负载的共源共栅极放大器 c．共栅极放大器 答案：c
    a、共源共栅极负载的共源共栅极放大器
    b、电阻负载的共源极放大器
    c、电流源负载的共源极放大器
    d、共栅极放大器

第四单元第三次测验

1、题4-3-1、差分放大器中，共模输入电平的变化不会引起差动输出的改变的因素是（）。
    a、尾电流源输出阻抗为有限值
    b、输入mos管不完全对称
    c、负载不完全对称
    d、输入对管工作在饱和区

2、题4-3-2、下列不是基本差分对电路中尾电流的作用的是（）。
    a、为放大器管提供固定偏置
    b、为放大管提供电流通路
    c、减小放大器的共模增益
    d、提高放大器的增益

3、题4-3-3、有源电流镜负载差分放大器中，（）时其小信号增益最大。
    a、输入差分信号几乎相同
    b、输入差分信号相差较大
    c、共模增益为0
    d、忽略非理想因素

4、题4-3-4、下面电路的差模小信号增益为（）。
    a、
    b、
    c、
    d、

5、题4-3-5、基本差分对电路中对共模增益影响最显著的因素是（）。
    a、尾电流源的小信号输出阻抗为有限值
    b、负载不匹配
    c、输入mos不匹配
    d、电路制造中的误差

6、题4-3-6、模拟电路中，精度最高的电阻是（）。
    a、金属电阻
    b、比例电阻
    c、多晶硅电阻
    d、阱电阻

7、题4-3-7、图中电路不能正常工作的最重要原因是（）。
    a、mos管可能截止
    b、输出端可能出现严重失真
    c、输入信号的共模电平影响电路性能
    d、电路不对称

8、题4-3-8、下列电路的输出直流电平不能确定的是（）。
    a、电阻负载共源极放大器
    b、电流源负载共源极放大器
    c、二极管负载共源极放大器
    d、电阻负载的源极跟随器

9、题4-3-9、理想电流源负载的差分放大器，当差分对和负载均有理想的匹配时，则共模抑制比为（）。
    a、无穷大
    b、0
    c、某一个确定值
    d、无法确定

10、题4-3-10、在差分放大器中，我们最关心的是（）的增益。
    a、共模输入到共模输出
    b、共模输入到差模输出
    c、差模输入到共模输出
    d、差模输入到差模输出

第四单元第四次测验

1、题4-4-1、下图中，其中电压放大器的增益为-a，假定该放大器为理想放大器。请计算该电路的等效输入电阻为（）。
    a、
    b、
    c、
    d、

2、题4-4-2、下图中，其中电压放大器的增益为-a，假定该放大器为理想放大器。请计算该电路的等效输出电阻为（）。
    a、
    b、
    c、
    d、

3、题4-4-3、下列结构中不可以采用密勒效应进行分析的电路是（）。
    a、
    b、
    c、
    d、

4、题4-4-4、下图电路中与x结点相关联的极点频率为（）。
    a、
    b、
    c、
    d、

5、题4-4-5、下列结构中密勒效应最显著的是（）。
    a、共源级放大器
    b、源级跟随器
    c、共栅级放大器
    d、共源共栅级放大器

6、题4-4-6、密勒效应是（）。
    a、有害的
    b、有利的
    c、可以被我们利用来解决电路设计中的问题
    d、实际不起作用

7、题4-4-7、伯特图的频率坐标采用（）刻度。
    a、10进制
    b、线性
    c、对数
    d、指数

8、题4-4-8、假定a1为理想运放，下图的传递函数是（）。
    a、
    b、
    c、
    d、

9、题4-4-9、电阻负载的共源极放大器的主极点在（ ）。
    a、输入节点
    b、输出节点
    c、既可能是输入节点，也可能是输出节点
    d、取决于电路的具体情况
    e、mos上

10、题4-4-10、为达到较好的稳定状态和响应速度，反馈系统的相位裕度一般取（）度。
    a、30
    b、60
    c、90
    d、180

第四单元第五次测验

1、题4-5-1、 镜像电流源一般要求相同的（ ）。
    a、制造工艺
    b、器件宽长比
    c、器件宽度w
    d、器件长度l

2、题4-5-2、 某一恒流源电流镜如图所示。忽略m3的体效应。要使和严格相等，应取为（）。
    a、
    b、
    c、
    d、

3、题4-5-3、 下图电流镜的输出电压最小值为（ ）。
    a、
    b、
    c、
    d、

4、题4-5-4、 共源共栅电流镜是为了（ ）。
    a、利用衬偏效应
    b、消耗较低的电压余度
    c、抑制沟长调制效应
    d、降低电路漏电流

5、题4-5-5、 下图电流镜的输出电压最小值为（ ）。
    a、
    b、
    c、
    d、

6、题4-5-6、 下图中电路的小信号增益是（ ）。
    a、
    b、
    c、
    d、

7、题4-5-7、 共源共栅电流源具有高的（ ）。
    a、输出小信号电阻
    b、输出电压余度
    c、小信号增益
    d、信噪比

8、题4-5-8、 下图电路中，存在（ ）组电流镜。
    a、1
    b、2
    c、3
    d、4

9、题4-5-9、 下图电路中，m3管的电路组态是（ ）。
    a、共源管
    b、共栅管
    c、共漏管
    d、共源共漏管

10、题4-5-10、 下图是改进型wilson mos电流镜，满足的条件是（ ）。
    a、
    b、
    c、
    d、

第五部分 数字集成电路设计基础

第五单元第一次测验

1、5-1-1、如下不是数字信号的主要特点的是： 。
    a、易于存储
    b、易于传输
    c、易于处理
    d、抗干扰能力差

2、5-1-2、数字集成电路自上而下的设计流程中，如下最底层的设计是： 。
    a、系统级
    b、门级
    c、晶体管级
    d、模块级

3、5-1-3、数字集成电路设计中，不属于高端工艺对高性能设计的挑战的是： 。
    a、低电压电源分布网络
    b、系统级建模技术
    c、esd/闩锁等可靠性问题
    d、高频时钟互联网络

4、5-1-4、下图所示的晶体管级电路是： 。
    a、反相器
    b、传输门
    c、与非门
    d、或非门

5、5-1-5、按功能划分，通常一个数字信号处理系统都不包括： 。
    a、数据通路
    b、控制模块
    c、存储器
    d、传感器

6、5-1-6、集成电路成本中，如下不属于固定成本的是： 。
    a、研发成本
    b、ip及eda成本
    c、封装成本
    d、掩膜成本

7、5-1-7、集成电路成本中，如下不属于可变成本的是： 。
    a、研发成本
    b、测试成本
    c、封装成本
    d、掩膜成本

8、5-1-8、如下不是控制集成电路成本直接措施的是： 。
    a、缩小面积
    b、增加片内测试pad
    c、减少工艺复杂性
    d、提高良率

9、5-1-9、如下不是数字设计的质量评价的指标是： 。
    a、成本
    b、性能
    c、功耗
    d、管脚数量

10、5-1-10、不是cmos反相器的基本特性的是： 。
    a、是有比电路
    b、是无比电路
    c、有上拉网络和下拉网络
    d、输出反相

第五单元第二次测验

1、题5-2-1：如下反相器电路中，当0≤vin≤vtn，则： 。
    a、nmos管工作在线性区
    b、pmos管工作在线性区
    c、nmos管工作在饱和区
    d、pmos管工作在饱和区

2、题5-2-2：如下反相器电路中，当vout vtp≤vin≤vout vtn，则： 。
    a、nmos饱和， pmos饱和
    b、nmos饱和， pmos截止
    c、nmos截止， pmos饱和
    d、nmos截止， pmos截止

3、题5-2-3：数字逻辑门的高电平噪声容限的表达式是 。
    a、vih-voh
    b、vol-voh
    c、voh-vol
    d、voh-vih

4、题5-2-4：如下不是cmos反相器的负载电容的是 。
    a、mos管的漏-衬底pn结电容cdbn和cdbp
    b、下级电路的输入电容cin
    c、mos管的结电容
    d、互连线引起的寄生电容cl

5、题5-2-5：反相器的传播延时为 。
    a、tplh
    b、tphl
    c、tplh tphl
    d、0.5*（tplh tphl）

6、题5-2-6：如果将反相器的转换阈值vit做为允许的输入高电平和低电平极限，则如下关于反相器的噪声容限的表述错误的是 。
    a、vnlm与vnhm中较小的决定最大直流噪声容限
    b、vnlm=vit
    c、vnhm=vdd-vit
    d、vnlm与vnhm中较小的决定最大直流噪声容限

7、题5-2-7：如下不是cmos数字电路中功耗来源的是： 。
    a、电容充放电过程中的动态功耗
    b、电源与地间的直流通路引起的短路功耗
    c、mos管漏电的静态功耗
    d、热电子运动

8、题5-2-8：按照功耗性质不同分类来看，开关功耗属于 。
    a、静态功耗
    b、动态功耗
    c、平均功耗
    d、短路功耗

9、题5-2-9：如下不属于cmos数字电路低功耗设计技术方案的是 。
    a、降低工作电压
    b、减少逻辑门的开关频率
    c、提高工作电压
    d、降低工作电压

10、题5-2-10：如下不是减少cmos数字电路漏电流功耗的途径的是 。
    a、降低电源电压vdd
    b、提高阈值电压vt
    c、减少晶体管数目n
    d、提高电源电压vdd

第五单元第三次测验

1、题5-3-1：以下不是组合逻辑电路的特点的是 。
    a、输出总是由布尔函数决定
    b、输出状态可以记忆
    c、稳态输出，但只与输入的当前值有关
    d、输出不反馈到输入

2、题5-3-2：以下不是静态组合逻辑电路的是 。
    a、互补cmos组合逻辑
    b、传输管逻辑
    c、有比逻辑
    d、多米诺逻辑

3、题5-3-3：cmos静态互补组合逻辑门的正确的布尔表达式是 。
    a、a与b相或非
    b、a与b相或
    c、a与b相与非
    d、a与b相与

4、题5-3-4：如下关于cmos静态互补组合逻辑门的特性描述错误的是 。
    a、输出高电平为vdd
    b、输出低电平为gnd
    c、vdd与gnd之间有直流通路
    d、无静态功耗

5、题5-3-5：对于大扇入静态cmos组合逻辑门，如下不是其优化设计技术的是 。
    a、逐级减小晶体管尺寸
    b、合理安排输入信号
    c、插入缓冲器隔离扇入与扇出
    d、逻辑结构重组

6、题5-3-6：如下关于逻辑努力的描述不正确的是 。
    a、逻辑努力随着门的复杂度而加大
    b、逻辑努力与门的复杂度无关
    c、静态cmos组合逻辑门中，反相器具有最小的逻辑努力
    d、静态cmos组合逻辑门中，反相器具有最小的本征延时

7、题5-3-7：如下关于本征延时的描述不正确的是 。
    a、静态cmos组合逻辑门中，反相器具有最小的本征延时
    b、本征延时与门的类型有关
    c、本征延时与门的尺寸无关
    d、本征延时与门的类型无关

8、题5-3-8：以下关于逻辑努力方法的优点描述不正确的是 。
    a、易于植入分析优化软件（matlab）
    b、易于增加功耗/能量方面的考虑因素
    c、逻辑优化问题易于转换为一组解析表达式
    d、考虑了速度饱和、衬偏效应等

9、题5-3-9：以下关于逻辑努力方法的不足之处描述错误的是 。
    a、没有考虑输入信号速率
    b、难于考虑互连延时的影响
    c、简单逻辑优化问题难于转换为一组解析表达式
    d、难以分析分支情况复杂的路径

10、题5-3-10：cmos逻辑门的功耗与如下选线中无关的是 。
    a、门的逻辑类型（如或非门、与非门等）
    b、器件尺寸
    c、输入输出上升下降时间
    d、器件阈值与温度

11、题5-3-11：如下措施中不能降低cmos逻辑门的开关活动性的是 。
    a、逻辑重组
    b、均衡信号路径减少毛刺
    c、输入排序
    d、增大器件尺寸

12、题5-3-12：如下不是静态互补cmos逻辑门的优点的是 。
    a、高噪声容限
    b、有静态功耗
    c、低输出阻抗
    d、高输入阻抗

第五单元第四次测验

1、题5-4-1：如下不是有比逻辑中伪nmos逻辑的特点的是 。
    a、n输入伪nmos逻辑门的晶体管数目为n 1
    b、输出低电平为gnd
    c、输出高电平为vdd
    d、输出低电平不为gnd

2、题5-4-2：如下折中设计有比逻辑中伪nmos逻辑门的方法中，错误的是 。
    a、减少静态功耗，负载pmos管要大
    b、减少静态功耗，负载pmos管要小
    c、减小tplh, 负载pmos管要大
    d、获得较大的nml，负载pmos管要小

3、题5-4-3：如下不是有比伪nmos逻辑改进目标的是 。
    a、消除静态电流
    b、提高输出摆幅，降低vol
    c、降低输出摆幅，提高vol
    d、减小tplh

4、题5-4-4：如下不是差分串联电压开关逻辑（dcvsl）的特点的是 。
    a、互补输入，互补输出
    b、不需要专门的负载器件
    c、有比逻辑，全摆幅
    d、无动态功耗

5、题5-4-5：如下关于传输门/传输管的描述错误的是 。
    a、nmos传输管传输低电平性能好，传输高电平有阈值损失；
    b、pmos传输管传输高电平性能好，传输低电平有阈值损失；
    c、pmos传输管传输低电平性能好，传输高电平有阈值损失；
    d、cmos传输门传输高低电平都没有阈值损失，性能更接近理想开关；

6、题5-4-6：如下不是互补传输晶体管逻辑的特点的是 。
    a、互补数据输入；
    b、实现加法器或异或门需要较多晶体管；
    c、属于静态逻辑，有较好的噪声抑制能力；
    d、差分输出特性，减少了多与的反相器；

7、题5-4-7：如下图所示的互补传输管逻辑功能是 。
    a、a与b相异或；
    b、a与b相同或；
    c、a与b相与非；
    d、a与b相或非；

8、题5-4-8：如下不是cmos动态逻辑的特点的是 。
    a、仍是cmos逻辑，为无比逻辑；
    b、比静态cmos逻辑快，比类nmos逻辑功耗低；
    c、比cmos静态逻辑晶体管数少，减小了芯片面积；
    d、cmos静态逻辑电路工作速度慢；

9、题5-4-9：如下cmos动态逻辑门的特点描述，错误的是 。
    a、时钟功耗大；
    b、晶体管少，cl小；
    c、较低的开关活动性；
    d、每个周期最多只能翻转一次；

10、题5-4-10：如下不是动态cmos多米诺逻辑的特点的是 。
    a、只能实现非反相逻辑；
    b、可以实现互补输出逻辑；
    c、多米诺逻辑门是无比逻辑；
    d、速度快；

第五单元第五次测验

1、题5-5-1：如下不是cmos动态逻辑门信号完整性问题的产生原因是 。
    a、电荷泄露；
    b、电荷分享；
    c、时钟馈通；
    d、电感耦合；

2、题5-5-2：如下不是cmos动态逻辑的特点的是 。
    a、cmos静态逻辑电路工作速度慢；
    b、比静态cmos逻辑快，比类nmos逻辑功耗低；
    c、比cmos静态逻辑晶体管数少，减小了芯片面积；
    d、仍是cmos逻辑，为无比逻辑；

3、题5-5-3：如下关于时序电路的描述错误的是 。
    a、按触发器状态转换的步调分，可以分为同步时序电路与异步时序电路；
    b、同步时序电路的缺点是时钟偏移带来时序问题；
    c、同步时序电路的优点是时钟偏移带来时序优势；
    d、按电路输出信号的特点分，可以分为mealy时序电路和moore时序电路；

4、题5-5-4：如下关于异步时序电路的描述错误的是 。
    a、没有统一的时钟脉冲信号；
    b、异步时序电路一个时刻允许多个输入发生变化；
    c、状态变化的时刻是不固定的；
    d、输入信号只在电路处于稳定状态时才发生变化；

5、题5-5-5：如下关于动态寄存器的描述不正确的是 。
    a、不易受噪声电源干扰；
    b、漏电，难于实现低功耗；
    c、内部节点电压不跟踪电源电压，降低了噪声容限；
    d、内部动态节点高阻抗；

6、题5-5-6：如下不是时序电路时序参数的是 。
    a、建立时间；
    b、保持时间；
    c、时钟周期；
    d、静态功耗；

7、题5-5-7：如下关于时钟同步cmos电路（c2mos）工作过程描述错误的是 。
    a、工作方式两段式：预充电-求值；
    b、工作方式两段式：求值-保持；
    c、时钟同步cmos电路存在电荷共享问题；
    d、时钟同步cmos电路（c2mos）构成的锁存器能够避免时钟偏移的影响；

8、题5-5-8：如下关于时钟同步cmos电路（c2mos）的特点描述错误的是 。
    a、保持了静态cmos电路的对称和互补性能；
    b、输出可与任何电路的输入端级联；
    c、没有存在电荷共享问题；
    d、输入可接受任何电路的输出信号；

9、题5-5-9：对下图所示电路描述正确的是 。
    a、可以实现时钟同步cmos电路功能；
    b、不可以实现时钟同步cmos电路功能；
    c、具有预充电-求值工作模式；
    d、不能判断；

10、题5-5-10：如下关于动态锁存器的描述错误的是 。
    a、比静态锁存器简单；
    b、由于漏电需要周期刷新；
    c、需要输入高阻抗器件；
    d、比静态锁存器复杂；

第五单元第六次测验

1、题5-6-1：如下关于真单相时钟电路（tspc）的描述错误的是 。
    a、tspc电路避免了两相时钟偏移的问题；
    b、简化了电路与时钟信号；
    c、tspc逻辑电路把富nmos块和富pmos块交替级联；
    d、tspc逻辑电路只含有nmos块；

2、题5-6-2：如下关于无动态竞争电路（nora）的描述错误的是 。
    a、无动态竞争电路（nora）不受时钟偏移的影响；
    b、无动态竞争电路（nora）受时钟偏移的影响；
    c、其结构有机结合了预充-求值的动态逻辑电路和c2mos锁存器电路；
    d、其工作过程包括了预充―求值和求值―保持；

3、题5-6-3：如下不是施密特触发器的功能的是 。
    a、分频；
    b、鉴幅；
    c、整形；
    d、去噪；

4、题5-6-4：如下关于施密特触发器的描述错误的是 。
    a、是一种非双稳态的再生电路；
    b、dc特性具有滞环特性；
    c、开关阈值可变但只有一个逻辑阈值电平；
    d、开关阈值可变且具有两个逻辑阈值电平；

5、题5-6-5：如下关于单稳态电路的描述错误的是 。
    a、单稳态电路只有一个稳定状态，并且经常处于此稳定状态；
    b、单稳态电路只有一个稳定状态，并且状态经常变化；
    c、单稳态电路又称为单稳态多谐振荡器，或单脉冲电路；
    d、一个触发事件可以是一个信号翻转或是一个脉冲，使其暂时进入另一个准稳定状态；

6、题5-6-6：如下关于无稳态电路的描述错误的是 。
    a、无稳态电路是指具有一个稳定状态，只是其稳定状态不确定而已；
    b、无稳态电路是指没有稳定状态的电路；
    c、输出在两个亚稳态之间来来回回的振荡，周期由电路参数决定；
    d、环形振荡器就是无稳态电路；

7、题5-6-7：如下关于现代集成电路互连技术的发展趋势描述错误的是 。
    a、互连线层数越来越多；
    b、互连的电阻率越来越小，如铜完全取代铝；
    c、互连层之间的介质介电常数越来越小；
    d、互连层之间的介质介电常数越来越大；

8、题5-6-8：现代集成电路指标不受互连导线影响的是 。
    a、性能；
    b、功耗；
    c、逻辑转换阈值；
    d、可靠性；

9、题5-6-9：如下关于互连导线的描述错误的是 。
    a、互连电阻增加，互连延迟也增大；
    b、互连层间介质厚度减薄，层间电场耦合变弱，串扰变小；
    c、互连电阻增加，互连功耗也增大；
    d、互连间距变小，由于电迁移导致的开短路概率也大大提高；

10、题5-6-10：如下关于互连寄生参数对集成电路特性的影响描述错误的是 。
    a、互连延迟没有影响；
    b、会使传播延时增加，相应性能下降；
    c、会影响能耗和功率的分布；
    d、会引起额外的噪声来源；

第五单元第七次测验

1、题5-7-1：如下几种互连材料中，电阻率最大的是 。
    a、材料选用上，采用低阻互连材料，如铜取代铝；
    b、引入硅化物工艺；
    c、减少互连层数，减小平均联系长度；
    d、增加互连层数，减小平均连线长度；

2、题5-7-2：如下集成电路制造工艺方法中，不能减小互连寄生电阻的是 。
    a、银；
    b、铜；
    c、金；
    d、铝；

3、题5-7-3：如下与互连寄生电容无关的是 。
    a、互连线的形状与尺寸；
    b、互连线的材料类型；
    c、互连线周围的介质；
    d、互连线与周围导线的距离；

4、题5-7-4：不会导致互连线之间的寄生电容增大的是 。
    a、连线介质采用低介电常数材料；
    b、连线间距减小；
    c、连线面积增大；
    d、连线介质采用低介电常数材料；

5、题5-7-5：elmore延时公式计算互连延时，不是rc树的约束条件的是 。
    a、只有1个输入节点；
    b、所有节点的电容都是对地的电容；
    c、无闭合的电阻回路；
    d、可以允许有闭合的电阻回路；

6、题5-7-6：n级等分rc链的延迟计算中，且n趋近于无穷大时，集总模型所得延时是分布模型elmore预测延时 。
    a、2倍；
    b、一半；
    c、4倍；
    d、四分之一

7、题5-7-7：如下不是需考虑导线的rc延时的基本条件的是 。
    a、导线的传播延时tprc≥驱动门的传播延时tpgate；
    b、互连线的长度>临界长度；
    c、导线输入信号的上升（下降）时间>导线的上升（下降）时间rc；
    d、导线输入信号的上升（下降）时间<导线的上升（下降）时间rc

8、题5-7-8：如下不是互连延迟优化的措施是 。
    a、采用低介电常数的互连介质；
    b、采用高介电常数的互连介质；
    c、采用过渡金属硅化物；
    d、互连线分层优化；

9、题5-7-9：如下不是缩短互连延时的措施是 。
    a、降低负载电容cl；
    b、提高驱动电流iav；
    c、降低电压摆幅vswing；
    d、提高工作电压vdd

10、题5-7-10：如下关于降低电压摆幅的延迟优化描述中，不正确的是 。
    a、降低电压摆幅可以缩短互连延时；
    b、降低电压摆幅可以减少互连动态功耗；
    c、双电源单端静态降摆幅电路中低摆幅时速度不变；
    d、差分静态降摆幅电路对共模噪声信号（如电源线噪声、串扰）有很高的抑制能力；

2019-2020-1《集成电路设计基础》mooc课程考试-201912

2019-2020-1《集成电路设计基础》mooc课程考试-客观题

1、摩尔定律是指集成电路上可容纳的晶体管数目，约每隔： 个月便会增加一倍，性能也将提升一倍。
    a、12
    b、18
    c、24
    d、36

2、载流子沟道在栅氧层下形成 ，源和漏之间“导通”。
    a、夹断层
    b、反型层
    c、导电层
    d、耗尽层

3、下列说法正确的是 。
    a、mos管的源漏对称，所以器cgs和cgd相同。
    b、mos器件中存在多个寄生电容，在不同频率下，器件的工作特性有较大差异。
    c、mos管的栅极和源极电容值，与mos管工作状态无关。
    d、mos中最大的寄生电容是栅漏电容。

4、以下不是集成电路制造工艺特点的是： 。
    a、超净
    b、高精度
    c、低精度
    d、超纯

5、因为离子注入所引起的简单或复杂的缺陷统称为 。
    a、晶格损伤
    b、晶格缺陷
    c、晶胞损伤
    d、晶胞缺陷

6、集成电路设计及制造中，版图（layout）与掩膜（mask）的关系是： 。
    a、根据版图提供的信息来制造掩膜
    b、根据掩膜提供的信息来设计版图
    c、版图（layout）与掩膜（mask）的毫无关系
    d、不确定

7、下面几种电路中增益线性度最好的是 。
    a、电阻负载共源级放大器
    b、电流源负载共源级放大器
    c、二极管负载共源级放大器
    d、源极负反馈共源级放大器

8、下图电路中，源极跟随器的作用是 。
    a、信号放大
    b、信号变换
    c、电平移动
    d、输出缓冲

9、有源电流镜负载差分放大器中， 时其小信号增益最大。
    a、输入差分信号几乎相同
    b、输入差分信号相差较大
    c、共模增益为0
    d、忽略非理想因素

10、下图中，其中电压放大器的增益为-a，假定该放大器为理想放大器。请计算该电路的等效输出电阻为 。
    a、
    b、
    c、
    d、

11、某一恒流源电流镜如图所示。忽略m3的体效应。要使io和iref严格相等，应取vb为 。
    a、
    b、
    c、
    d、

12、数字集成电路设计中，不属于高端工艺对高性能设计的挑战的是： 。
    a、低电压电源分布网络
    b、系统级建模技术
    c、esd/闩锁等可靠性问题
    d、高频时钟互联网络

13、如下不是cmos反相器的负载电容的是 。
    a、mos管的漏-衬底pn结电容cdbn和cdbp
    b、下级电路的输入电容cin
    c、mos管的结电容
    d、互连线引起的寄生电容cl

14、cmos静态互补组合逻辑门的正确的布尔表达式是 。
    a、a与b相或非
    b、a与b相或
    c、a与b相与非
    d、a与b相与

15、如下折中设计有比逻辑中伪nmos逻辑门的方法中，错误的是 。
    a、减少静态功耗，负载pmos管要大
    b、减少静态功耗，负载pmos管要小
    c、减小tplh, 负载pmos管要大
    d、获得较大的nml，负载pmos管要小

16、如下不是cmos动态逻辑的特点的是 。
    a、cmos静态逻辑电路工作速度慢；
    b、比静态cmos逻辑快，比类nmos逻辑功耗低；
    c、比cmos静态逻辑晶体管数少，减小了芯片面积；
    d、仍是cmos逻辑，为无比逻辑；

17、如下关于真单相时钟电路（tspc）的描述错误的是 。
    a、tspc电路避免了两相时钟偏移的问题；
    b、简化了电路与时钟信号；
    c、tspc逻辑电路把富nmos块和富pmos块交替级联；
    d、tspc逻辑电路只含有nmos块；

18、如下不是缩短互连延时的措施是 。
    a、降低负载电容cl；
    b、提高驱动电流iav；
    c、降低电压摆幅vswing；
    d、提高工作电压vdd

19、题19、mos管的小信号输出电阻ro是由mos管的 效应产生的。
    a、体
    b、衬偏
    c、沟长调制
    d、亚阈值导通

20、以下不是化学气相沉积工艺所成薄膜质量指标的是 。
    a、台阶覆盖特性
    b、薄膜致密性
    c、薄膜厚度均匀性
    d、薄膜宽度

21、波特图的频率坐标一般采用 刻度。
    a、10进制
    b、线性
    c、对数
    d、指数

22、如下不是数字设计的质量评价的指标是： 。
    a、成本
    b、性能
    c、功耗
    d、管脚数量

23、如下cmos动态逻辑门的特点描述，错误的是 。
    a、时钟功耗大；
    b、晶体管少，cl小；
    c、较低的开关活动性；
    d、每个周期最多只能翻转一次；

24、对下图所示电路描述正确的是 。
    a、可以实现时钟同步cmos电路功能；
    b、不可以实现时钟同步cmos电路功能；
    c、具有预充电-求值工作模式；
    d、不能判断；

25、elmore延时公式计算互连延时，不是rc树的约束条件的是 。
    a、只有1个输入节点；
    b、所有节点的电容都是对地的电容；
    c、无闭合的电阻回路；
    d、可以允许有闭合的电阻回路；

26、下面电路的差模小信号增益为 。
    a、
    b、
    c、
    d、